中古 TERADYNE Tiger #174983 を販売中
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販売された
ID: 174983
Tester
Currently warehoused
Configuration:
#
# Confsim file created on: 03/18/02 13:38:06
#
# Tiger tester tigert1
#
# tigert1 is a 2 processor system
# Processor 1: 450 MHz sparc (online)
# Processor 3: 450 MHz sparc (online)
# PCI based system
# Terabus is present
# TCI is present
#
TIGER_TH 1
BACKPLANE A
# Slot Type XptA XptB Name
2 0x0000000 0
# 23 24 EMPTY
3 0x0000000 0
# 21 22 EMPTY
4 0x0000000 0
# 19 20 EMPTY
5 0x0000000 0
# 17 18 EMPTY
6 0x0000000 0
# 15 16 EMPTY
7 0x0000000 0
# 13 14 EMPTY
8 0x0000000 0
# 11 12 EMPTY
9 0x0000000 0
# 9 10 EMPTY
10 0x0000000 0
# 7 8 EMPTY
11 0x0000000 0
# 5 6 EMPTY
14 0x0000000 0
# 25 26 EMPTY
15 0x0000000 0
# 27 28 EMPTY
16 0x0000000 0
# 29 30 EMPTY
17 0x0000000 0
# 31 32 EMPTY
18 0x0000000 0
# 33 34 EMPTY
19 0x0000000 0
# 35 36 EMPTY
20 0x0000000 0
# 37 38 EMPTY
21 0x0000000 0
# 39 40 EMPTY
22 0x0264d27 0
# 41 42 QVS CC
23 0x0000000 0
# 43 44 EMPTY
1 0x026420b 0
# 3 0 ACISB-L
24 0x0264783 0
# 4 0 ACISB-R
END
#
# Up to 4 Precision AC Card Cages are allowed
#
PRECISION_AC 1
# Slot Type # Num Name
1 0x0000000 0
# EMPTY
2 0x0000000 0
# EMPTY
3 0x0000000 0
# EMPTY
4 0x0000000 0
# EMPTY
5 0x0278862 0
# TJA BOARD
6 0x0000000 0
# EMPTY
7 0x0000000 0
# EMPTY
8 0x11d2463 0
# PACS CAGE INT
END
#
# Up to 8 Universal Backplane/Synch Power Subsystem
# cages are allowed
#
# For the Synch Power Subsystem:
# Slot Type Name Instr1
# Instr2
# Ammeter
#
#
# Instr1
# - insrument connected to the first two matrix lines
# Instr2 # - insrument connected to the last two matrix lines
# Ammeter # - ammeter connection
# to AVOID errors, put NO 0 if no instrument is connected.
#
#
UB_SPS_CAGE 1
# Slot Type Num Name
1 879-802-02 0 # UB_SPS_802
2 517-301-01 0 # UB_MATRIX
3 517-301-01 0 # UB_MATRIX
4 517-301-01 0 # UB_MATRIX
5 517-301-01 0 # UB_MATRIX
6 517-301-01 0 # UB_MATRIX
7 517-301-01 0 # UB_MATRIX
8 517-301-01 0 # UB_MATRIX
9 517-301-01 0 # UB_MATRIX
10 517-301-01 0 # UB_MATRIX
11 517-301-01 0 # UB_MATRIX
12 517-301-01 0 # UB_MATRIX
13 517-301-01 0 # UB_MATRIX
14 879-925-01 0 # UB_60_V_SRC MAT 1
15 879-925-01 0 # UB_60_V_SRC DUT 1
16 879-925-01 0 # UB_60_V_SRC MAT 2
21 879-690-00 0 # UB_ASY
22 517-300-01 0
# UB_TJ300
UB_SPS_CAGE 2
# Slot Type
# Num Name
1 879-802-02 0
# UB_SPS_802
6 949-700-10 0
# UB_QVS_CAL 1
7 949-693-10 0
# UB_QVS_CTRL 22 ??
8 949-698-10 0
# UB_QVS_AM 1
9 949-698-10 0
# UB_QVS_AM 2
22 517-300-01 0
# UB_TJ300
END
CSB_CAGE 8
#Slot Type Serial
# Num Fld1 Fld2 Name
1 949-920-60 0 # HSD CSB
2 949-866-00 0 # SPLITTER
END
TIGER_TH 1
BACKPLANE B
#Slot Type Serial # Num Name
26 805-870-52 0 # PE32 128M
27 805-870-52 0 # PE32 128M
28 805-870-52 0 # PE32 128M
29 805-870-52 0 # PE32 128M
30 805-873-81 0 # QSB
35 805-870-52 0 # PE32 128M
36 805-870-52 0 # PE32 128M
37 805-870-52 0 # PE32 128M
38 805-870-52 0 # PE32 128M
39 805-873-81 0 # QSB
40 805-870-52 0 # PE32 128M
41 805-870-52 0 # PE32 128M
42 805-870-52 0 # PE32 128M
43 805-870-52 0 # PE32 128M
45 805-870-52 0 # PE32 128M
46 805-870-52 0 # PE32 128M
47 805-870-52 0 # PE32 128M
48 805-870-52 0 # PE32 128M
49 805-873-81 0
# QSB
50 805-870-70 0
# PE32 128M
51 805-870-52 0
# PE32 128M
52 805-870-52 0
# PE32 128M
53 805-870-52 0
# PE32 128M
58 805-873-03 0
# QSB HCLK
END
#
# Time Subsystem
#
TIME_SUBSYSTEM
# Board ID Name
949-782-00 Time Mux Board 1
949-782-00 Time Mux Board 2
END
#
# DC Subsystem -
#
# SRC <NUM> [1 - 13]
# (sources 1-5 are MATRIX sources 1-5
# sources 6-13 are DUT sources 1-8)
# HCU <NUM> *[1 - 4]
# REF HCU <NUM> *[1 - 4]
# HVSRC <NUM> *[1 - 4]
# PWRSRC <NUM> [1 - 4]
# DATABITS <NUM> - <NUM> [1 - 192]
#
# ** These instruments share the same seven-slot cage -- only one
instrument is allowed per slot.
#
DC_SUBSYSTEM
#
UBVI 60 1 ( 60V V/I Source in Universal Backplane 1 : slot 14)
# UBVI 60 2 ( 60V V/I Source in Universal Backplane 1 : slot 16)
# UBVI 60 6 ( 60V V/I Source in Universal Backplane 1 : slot 15)
HCU 7
HCU 8
DATABITS 1 - 48
# UB_MATRIX
#
# Testhead 1
# XPTs UB Cage Slot Type
# 1-4 1 2 Matrix
# 5-8 1 3 Matrix
# 9-12 1 4 Matrix
# 13-16 1 5 Matrix
# 17-20 1 6 Matrix
# 21-24 1 7 Matrix
# 25-28 1 8 Matrix
# 29-32 1 9 Matrix
# 33-36 1 10 Matrix
# 37-40 1 11 Matrix
# 41-44 1 12 Matrix
# 45-48 1 13 Matrix
END.
TERADYNE Tiger Final Test Equipmentは、回路基板試験の困難な課題に包括的かつ費用対効果の高いソリューションを提供するために開発された画期的なテストソリューションです。このシステムは、従来の回路基板試験手順に伴う時間とコストを削減することを目標に設計されており、同時に正確で信頼性が高く、容易に適用可能な結果を提供します。Tiger Final Test Unitは、効果的で包括的な性能を生み出すために組み合わせるいくつかのコアコンポーネントで構成されています。このマシンは統合設計環境（IDE）を備えており、エンジニアは複数の設計を同時にテストすることができ、時間とコストの両方を節約できます。このツールはまた、高速回路や周辺機器のテストを可能にする強力なスキャンベースのテストアーキテクチャを備えています。さらに、アセットにはオンボードスクリプティングエンジンが搭載されており、カスタムテストスクリプティングと自動化が可能です。このモデルは、さまざまな回路構成をテストすることができ、正確で信頼性の高い結果を保証するために、多くのユニークな機能を備えています。この装置は、生産およびプロセス歩留まりの最適化をサポートするための詳細なパフォーマンス・フィードバックを提供します。さらに、詳細なバイナリまたはアナログ機能認識と抽出機能を提供する高度な視覚認識ユニットが装備されています。TERADYNE Tiger Final Test Machineには、リモートリソースへのアクセスや複数のテストシステムの構成に使用できる高度なコミュニケーションツールも装備されています。ソフトウェア環境はモジュール化されているため、ユーザーは特定のニーズに合わせてツールを簡単にカスタマイズできます。さらに、このアセットはオープンなコラボレーションのために設計されており、エンジニアとチーム間でデータと結果を簡単に共有し、より効率的なワークフローを作成できます。最後に、Tiger Final Test Modelは非常に手頃な価格でありながら、強力で信頼性の高いため、優れた価値を提供します。そのため、この機器は比類のない使いやすさを提供し、特にエレクトロニクス業界の組織に包括的で費用対効果の高い最終試験ソリューションを提供します。
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